2장. 실습 1: 고위합성 프로젝트

2장. 실습 1: 고위합성 프로젝트
(Lab 1: Creating a High-Level Synthesis Project)

자일링스 비비도 HLS 설계 툴의 사용법(Design Flow)을 익혀본다. C 코드 검증, HLS로 RTL 생성 그리고 생성된 RTL을 검증 한다. 비바도 디자인 스위트를 설치하면 GCC 컴파일러와 고위합성기High-Level Synthesizer 그리고 RTL 시뮬레이터 XSim 이 포함 되어있다.

실습에 사용될 소프트웨어 및 디자인 파일

1. 비바도 디자인 스위트(Vivado Design Suite 2021.1) [다운로드]
    비바도 디자인 스위트(Vivado Design Suite 2021.1)는 두가지 도구가 포함되어 있다.
    - Vivado 2021.1: 자일링스 FPGA 구현 도구 (HDL 시뮬레이터와 합성기 포함)
    - Vitis HLS 2021.1: 고위합성기 및 GCC 컴파일러, Vivado HLS 에서 개명됨

2. 모델심 알테라 FPGA 에디션(The ModelSim*-Intel® FPGA edition) [다운로드]
    자일링스의 HDL 시뮬레이터 XSim 외에 모델심 사용을 원하는 경우 인텔 알테라 모델심(또는 퀘스타심 QuestaSim)의 스탠다드 버젼을 설치한다.

3. 실습에 사용된 설계 파일 [다운로드]
    - 위 링크를 통해 받은 압축파일을 풀어 놓는다. 이번 실습에 사용할 파일은 'Introduction' 폴더에 있다.

단계 1: HLS 프로젝트 생성 (Create HLS Project)

단계 2:  C 소스코드 검증 (Validate the C Source Code)

단계 3: 고위합성 (High-Level Synthesis)

단계 4: RTL 검증 (RTL Verification)

단계 5: IP 제작 (IP Creation)

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고위 합성 튜토리얼(High-Level Synthesis Tutorial)

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